优化级别（-O或--optimize） 0：默认优化，缩短编译时间。 1：减少功耗（运行Power_DefaultOpt策略）。 2：提升内核速度（添加PHYS_OPT_DESIGN步骤）。 3：最高性能（启用重定时和物理优化）。 s：减少逻辑资源（运行Area…

编译时卡住，检查 build.log 发现 log 文件提示 无法连接到 bitbake 服务器，此时只需要将 build 文件夹下的 bitbake.lock 删除即可 在最新版的 UG1144 (v2022.2) 文档中，可以发现当前的 petalinux…

参考《UG 1157 PetaLinux 命令行参考指南》 Copy //创建petalinux工程 petalinux-create -t project --template zynq -n <name> //配置工程 cd 上一步的工程 petalinux…

通过 mm-s-fifo 将 PS 侧的 GP 接口转化为 stream 接口。 2025-3-14 可以看出 mm-s-fifo 的输出一直没变，后级的 ready 信号可能有问题。 mm-s-fifo 的 valid 信号有问题 解决方法 勾选 cut…

FIFO 本质是由 RAM 加上读写逻辑构成的先入先出的数据缓冲器。与 RAM 的区别是 FIFO 没有外部读写地址线，顺序写入顺序读出数据，其数据地址是由内部读写指针自增完成，因此 FIFO 在读写时不需要考虑读写冲突的问题。 根据 FIFO 工作的时钟域，可以分为同步…

开始的时候画时序图都是拿 visio 硬连，但是那个线宽太难统一了，丑不拉几的，遂学习 waveform 语法使用代码来画时序图。 开始 Vscode 中安装 waveform render 或者在 GitHub 搜索 wavedrom 安装即可。由于 vscode…

查找中断控制器配置信息并初始化中断控制器驱动（XScuGic_LookupConfig、XScuGic_CfgInitialize） 设置中断类型（XScuGic_SetPriorityTriggerType） 为中断设置中断处理函数（XScuGic_Connect） 使能中…

AXI GPIO 可以将 PS 端的一个 AXI 4-Lite 接口转化为 GPIO 接口，并且可以被配置为单端口或双端口，每个通道的位宽可以独立配置。 通过使能三态门可以将端口动态地配置为输入或输出。 AXIGPIO 是 ZYNQ PL 端的一个 IP 核，可以将 AXI…

区别是 if else 的逻辑判断有优先级，最内层的 if 的优先级最高，case 的逻辑判断是并列的。 每个 if else 综合出来的电路是一个 2 选 1 选通器。当信号有明显优先级时使用该语句，但是 if 嵌套太多的话会导致路径延时过大，降低运行速度…