最適化レベル（-Oまたは--optimize） 0：デフォルトの最適化、コンパイル時間を短縮。 1：消費電力を削減（Power_DefaultOpt戦略を実行）。 2：コア速度を向上（PHYS_OPT_DESIGNステップを追加）。 3：最高の性能…

コンパイル中にハングし、build.logを確認すると、logファイルにUnable to connect to bitbake serverというメッセージが表示されます。この場合、buildフォルダー内のbitbake.lockを削除するだけで済みます。 最新版の…

参考《UG 1157 PetaLinux コマンドラインリファレンスガイド》 Copy // petalinuxプロジェクトを作成 petalinux-create -t project --template zynq -n <name> // プロジェクトを構成 cd…

mm-s-fifo を通じて PS 側の GP インターフェースをストリームインターフェースに変換します。 2025-3-14 mm-s-fifoの出力はずっと変わっていないことがわかります。後段のready信号に問題があるかもしれません。 mm-s-fifoのvali…

FIFO の本質は、RAM と読み書きロジックから構成される先入先出データバッファです。RAM との違いは、FIFO には外部の読み書きアドレス線がなく、順序通りに書き込み、順序通りにデータを読み出します。そのデータアドレスは内部の読み書きポインタによって自動的に増加されるため…

最初はタイミング図を描くために visio を使っていましたが、その線幅が統一しにくく、見た目が良くないため、waveform 構文を学び、コードを使ってタイミング図を描くことにしました。 開始 Vscode に waveform render をインストールするか、GitHub…

中断コントローラの設定情報を探し、中断コントローラドライバを初期化する（XScuGic_LookupConfig、XScuGic_CfgInitialize） 中断タイプを設定する（XScuGic_SetPriorityTriggerType） 中断処理関数を中断に設定する…

AXI GPIO は PS 側の AXI 4-Lite インターフェースを GPIO インターフェースに変換でき、単一ポートまたは双ポートに構成でき、各チャネルのビット幅を独立して設定できます。 三態ゲートを有効にすることで、ポートを動的に入力または出力に設定できます。 AXI…

違いは if else の論理判断に優先順位があり、最内層の if の優先順位が最も高いのに対し、case の論理判断は並列であることです。 各 if else から合成される回路は 2 対 1 の選択器です。信号に明確な優先順位がある場合にこの文を使用しますが、if が多くネス…